O que verilog-generator faz?
Habilidade de agente para geração de RTL Verilog-2001 e fluxos de trabalho de design FPGA.
Habilidade de agente para geração de RTL Verilog-2001 e fluxos de trabalho de design FPGA.
Esta skill capacita agentes de IA a gerar RTL (Register Transfer Level) em Verilog-2001, suportando fluxos de trabalho de design FPGA. É especialmente útil para engenheiros de hardware e desenvolvedores que desejam acelerar a prototipagem e validação de designs digitais. A skill interpreta descrições de alto nível ou requisitos de design e produz código Verilog sintetizável, aderindo às boas práticas de codificação RTL. Ela se integra a ferramentas de desenvolvimento como Claude Code, Cursor e Codex, permitindo que agentes auxiliem na criação de módulos, testbenches e na documentação de designs FPGA. Ao utilizar esta skill, os usuários podem reduzir significativamente o tempo de desenvolvimento, evitando erros comuns de codificação manual e garantindo conformidade com os padrões Verilog-2001.
npx skills add Eriemon/verilog-generatorHabilidade de agente para geração de RTL Verilog-2001 e fluxos de trabalho de design FPGA.
ElevenLabs text-to-speech with mac-style say UX.
Oracle CLI second-model review/debug/refactor/design with selected files, dry-run token checks, API or browser engine.
Capture and automate macOS UI with the Peekaboo CLI.
Generate multiple radically different interface designs for a module using parallel sub-agents. Use when user wants to design an API, explore interface options, compare module shapes, or mentions "design it twice".
Build a throwaway prototype to flesh out a design — a runnable terminal app for state/business-logic questions, or several radically different UI variations toggleable from one route.
Interview the user relentlessly about a plan or design until reaching shared understanding, resolving each branch of the decision tree. Use when user wants to stress-test a plan, get grilled on their design, or mentions "grill me".