Eriemon/verilog-generator

verilog-generator란 무엇인가요?

이 스킬은 에이전트가 Verilog-2001 RTL 코드를 생성하고 FPGA 설계 워크플로우를 수행할 수 있도록 지원합니다. 디지털 하드웨어 설계를 위한 RTL(Register Transfer Level) 기술을 활용하여 합성 가능한 Verilog 코드를 생성하며, 주요 EDA 도구(예: Vivado, Quartus, Yosys)와 호환됩니다. 설계자는 이 스킬을 통해 모듈, 테스트벤치, 상태 머신, 파이프라인 구조를 빠르게 생성할 수 있으며, 기존 설계 자산과의 통합이 용이합니다. 특히 클럭 도메인 교차(CDC), 동기/비동기 리셋, 파라미터화된 모듈 설계 등 FPGA 설계에서 자주 발생하는 패턴을 자동화하여 생산성을 극대화합니다. Cursor, Claude Code, Codex 등의 AI 코딩 도구와 함께 사용하도록 최적화되어 있습니다.