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O que veriflow-cc faz?

VeriFlow-CC: Um pipeline de design RTL orientado pelo Claude Code. Automatiza o Chip-on-Chat, da arquitetura à síntese (iVerilog/Yosys), usando uma habilidade de orquestração de LLM com estado e zero dependências. Inclui aninhamento de subagentes para geração de código e verificação orientada a comportamento.

Visão Geral

O VeriFlow-CC transforma o Claude Code em um assistente completo de design de chips, permitindo que desenvolvedores descrevam a arquitetura de hardware em linguagem natural e, em seguida, gerem automaticamente RTL, realizem verificação funcional e compilam para síntese.

Características Principais

• Orquestração com Estado: Mantém o contexto do design e as dependências entre as etapas do fluxo.
• Zero Dependências: Não requer scripts externos ou instalações complexas além das ferramentas padrão.
• Aninhamento de Subagentes: Delega tarefas de geração de código a agentes especializados para melhor foco e eficiência.
• Verificação Orientada a Comportamento: Gera automaticamente testbenches e simulações para verificar o comportamento esperado.
• Integração com iVerilog/Yosys: Compila diretamente para ferramentas de simulação e síntese de código aberto.

Uso

1. Definir Arquitetura: Descreva o módulo desejado em linguagem natural (ex.: "Quero um contador de 8 bits com reset síncrono e enable").
2. Gerar RTL: O sistema gera o código Verilog correspondente e o arquivo de testbench.
3. Verificar: Executa simulação com iVerilog e relata resultados.
4. Sintetizar: Opcionalmente, sintetiza o design com Yosys para uma tecnologia alvo.

Exemplo

// Exemplo de saída gerada: contador_8bits.v
module contador_8bits (
    input wire clk,
    input wire reset,
    input wire enable,
    output reg [7:0] count
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            count <= 8'b0;
        else if (enable)
            count <= count + 1;
    end
endmodule

Ferramentas Suportadas

Ferramenta	Função
Icarus Verilog (iverilog)	Simulação RTL
Yosys	Síntese lógica
GTKWave	Visualização de formas de onda (opcional)

Notas

• Certifique-se de que iverilog e yosys estejam instalados e acessíveis no PATH.
• A habilidade preserva o estado do design entre chamadas, permitindo iterações rápidas.
• Projetado para fluxos de design exploratórios e educacionais.