systemverilog-waveform-debug-skill은(는) 무엇을 하나요?
FST/VCD 파형 및 RTL 소스에서 Verilog/SystemVerilog를 디버깅하기 위한 Codex 스킬
개요
이 스킬은 FST 및 VCD 형식의 파형 덤프와 Verilog/SystemVerilog RTL 소스를 분석하여 디지털 하드웨어 설계를 디버깅할 수 있도록 Codex AI 에이전트를 지원합니다.
주요 기능
- FST/VCD 파일에서 신호 값 읽기
- 시간 경과에 따른 신호 변화 추적
- RTL 소스 코드를 사용하여 파형 데이터 교차 참조
- 시뮬레이션 출력과 설계 의도 간의 불일치 감지
지원되는 파일 형식
- FST (Fast Signal Trace) - GTKWave 및 기타 도구에서 일반적으로 사용
- VCD (Value Change Dump) - 표준 Verilog 시뮬레이션 출력 형식
사용 예시
# 파형 파일 로드
load_waveform --file dump.fst
# 특정 신호 덤프
show_signal --name clk
# 시간 범위 분석
analyze_range --start 100ns --end 200ns
요구 사항
- FST/VCD 파싱을 위한
pyvcd또는 유사 라이브러리 - 파형 분석을 위한
gtkwave또는 호환 유틸리티 (선택 사항) - Verilog/SystemVerilog RTL 소스 파일
한계
- 대형 VCD 파일은 많은 메모리를 소비할 수 있음
- 복잡한 타이밍 다이어그램 시각화는 현재 지원되지 않음
라이선스
MIT 라이선스 - 자세한 내용은 LICENSE 파일을 참조하세요.